ANALYSE DE LA SORTIE NUMÉRIQUE D'UN MODULE HF

   

L'objectif de cette page est d'analyser la structure et le comportement d'un étage de sortie
d'un module HF afin de pouvoir le mettre en oeuvre sans avoir de surprises
lors d'une transmission de données numériques.
L'étage est celui d'un récepteur RF Solutions que j'ai décortiqué.

Conception de l'étage de sortie




L'étage de sortie est architecturé autour d'un TLC272 que l'on peut identifier sur la photo ci-dessus.


Le schéma structurel


En examinant le schéma, on peut reconnaître un ampli inverseur (U1:B) qui traite le signal analogique démodulé.
La sortie de l'amplificateur U1:B est polarisée à Vcc/2.

Étudions l'étage organisé autour de U1:A. C'est un montage comparateur.
L'entrée moins est polarisée par la cellule R2, D2, D3 / C1. C'est un intégrateur dont la tension de sortie est la valeur moyenne du signal analogique présent en sortie de U1:B (je ferai abstraction de la tension de seuil des deux diodes dans cette analyse).
Donc en présence d'un signal analogique, si la tension présentée sur l'entrée plus de U1:A est supérieure à Vcc/2, la sortie présentera un niveau logique haut et si la tension présentée sur l'entrée plus de U1:A est inférieure à Vcc/2, la sortie présentera un niveau logique bas.


Dysfonctionnement en mode de transmission numérique



Tant qu'un signal modulé existe à l'émission, la polarisation du comparateur reste cohérente.
On peut remarquer qu'entre deux trames, il y a normalement émission d'un niveau logique bas de 6,5 ms.
Or en maintenant un niveau logique bas sur la sortie analogique, le condensateur C1 se décharge et la tension de polarisation de l'entrée moins du comparateur chute progressivement pour approcher le 0V. La ddp présente sur l'entrée plus du comparateur est proche elle aussi de 0V, mais au bout de 3 ms elle devient supérieure à celle de l'entrée moins (C1 déchargé). La sortie numérique passe alors rapidement au niveau logique haut, dénaturant l'information logique émise.



Les solutions préconisées : Solution logicielle.



Les bits sont émis en modulation de largeur d'impulsion. Pour une explication plus poussée voir l'explication détaillée.
Ceci permet même si une suite de bits est à 0, de polariser convenablement l'étage du comparateur.
La durée qui existe entre deux trames est réduite à 2 ms.
Cette durée inférieure à 3 ms permet de s'affranchir du dysfonctionnement.


Les solutions préconisées : Solution matérielle.



Le dysfonctionnement est occasionné par la la cellule R2 / C1.
Dans le cas du chronogramme ci-dessus, le niveau logique bas est stable pendant plus de 6 ms.
Pour s'affranchir de la contrainte, il suffit d'augmenter le produit R2 x C1.
La solution que retenue est de souder un condensateur de 22 nF en parallèle avec C1.
La durée d'un niveau logique 0 stable est alors portée à 9 ms.


On peut remarquer, par l'épaisseur, le condensateur de 22 nF soudé par-dessus le condensateur C1 de 10 nF.

Les solutions préconisées : Solution logicielle plus complexe.

Pour éviter que des niveaux logiques stables soient perturbés lors de la réception, on utilise le code Manchester.
Le principe est de combiner le signal émis avec un signal d'horloge.
L'avantage est que lors de l'émission, l'état logique présenté sur l'émetteur est toujours en évolution.
L'inconvénient est la complexité (apparente) à reconstituer le signal effectif lors de la réception.
Je n'utilise pas ce code. Pour plus d'informations, de nombreuses pages traitent ce sujet.

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